组合逻辑电路
# x1.概述
# 1.组合逻辑电路的特点
任何时刻的输出，仅仅取决于该时刻的 输入，与电路原来状态无关
电路结构：由逻辑门电路组成。 电路特点：没有记忆单元 无状态反馈
# 2.逻辑功能的描述
# x2.组合逻辑电路的分析方法
方法：
从输出端开始，依次向前，确定大体，逐步摸细，最后化简。
注意：
==答题时需要答全面==：
1）分析并写出逻辑函数式
2）列出真值表
3）==分析逻辑功能==
例子：
1.试分析下图电路的逻辑功能，指出该电路的用途：
2：
# ==x3.组合逻辑及电路的设计方法==
设计任务：根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单的逻辑电路
最简概念： • 1. 电路所用的器件数最少 • 2. 器件的种类最少 • 3. 器件之间的连线最少
设计步骤：
1.逻辑抽象 2.逻辑函数式 3.选定器件类型（小规模集成电路） 4.化简 5.画出逻辑电路图
# 1.例子1：
==注意：第4步化简需要写出过程，如果是用卡诺图则画出卡诺图并圈上圈。==
其他函数式和逻辑电路：
用==与非门==实现该电路：
就是将原来的逻辑公式加了两层非后分解。
用==与或非门==实现该电路：
取0然后一起非。
# x4.编码器
编码：用文字、图像或数码表示特定对象的过程称为编码将每个事物用一个二值代码（高、低电平）表示
编码器的逻辑功能：==把输入的每一个高、低电平信号编制成一个对应的二进制代码==
编码器分为两种：
- 普通编码器
- 优先编码器
# 1.普通编码器
==任何时刻只允许输入一个编码信号，否则输出将发生混乱==
如下一个8线-3线编码器：
# 2.优先编码器
==允许同时输入两个以上信号，并按优先级输出。==
由上有如下逻辑公式：
$$
\begin{cases}
\overline{Y}_2=\overline{(I_4+I_5+I_6+I_7)·S}\
\overline{Y}_1=\overline{(I_2\overline{I}_4\overline{I}_5+I_3\overline{I}_4\overline{I}_5+I_6+I_7)·S}\
\overline{Y}_0=\overline{(I_1\overline{I}_2\overline{I}_4\overline{I}_6+I_3\overline{I}_4\overline{I}_6+I_5\overline{I}_6+I_7)·S}
\end{cases}
$$
例子：
# x5.译码器
译码是编码的反操作
译码器的功能:将每个输入的二进制代码译成对应的输出高低电平信号。
常用的译码器：二进制译码器，二—十进制译码器,和显示译码器三类。
例子：
# 1.二极管与门阵列组成的译码器
优点：简单 缺点：
- 电路的输入电阻较低，而输出电阻较高
- 输出的高、低电平信号发生偏移（偏离输入信号的高、 低电平）
因此，中规模集成电路译码器多采用三极管集成门电路
# 2.TTL与非门组成的3线-8线译码器74LS138（最小项译码器）：
例子：
# 2-2.二-十进制译码器
# 3.显示译码器
# 3-1.七段字符显示器
# ==4.用译码器设计组合逻辑电路==
注意最小项要化成非的形式，因为译码器输出是输出的非值。
# x6.数据选择器
1.数据选择器的定义与功能：
数据选择是指经过选择,把多路数据中的某一路数据传送到公共数据线上,实现数据选择功能的逻辑电路称为==数据选择器==。
它的作用相当于多个输入的单刀多掷开关,其示意图如图4.4.21所示：
真值表：
# x7.数据比较器
在数字系统中,特别是在计算机中常需要对两个数的大小进行比较。数值比较器就是对两个二进制数A、B进行比较的逻辑电路,比较结果有A>B、A<B以及A=B三种情况。
# 1.一位数值比较器
1位数值比较器是多位比较器的基础。当A和B都是1位二进制数时,它们只能取0或1 两种值,由此可写出I位数值比较器的真值表，如表4.4.16所示。 由真值表得到如下逻辑表达式:
# 2.数值比较器的位数扩展
数值比较器的扩展有串联和并联两种方式。图4.4.33表示两个4位数值比较器串联而成为一个8位的数值比较器。我们知道,对于两个8位数,若高4位相同,它们的大小则由低4位的比较结果确定。因此.低4位的比较结果应作为高4位的条件,即低4位比较器的输出端应分别与高4位比较器的Isn.Isen和1端连接。 当位数较多且要满足一定的速度要求时,可以采取并联方式。图4.4.34表示16位并联数值比较器的原理图。由图可以看出这里采用两级比较方法,将16位按高低位次序分成四组,每组4位，各组的比较是并行进行的。将每组的比较结果再经4位比较器进行比较后得出结果。 显然,从数据输人到稳定输出只需2倍的4位比较器延迟时间，若用串联方式,则16位的数值比较器从输入到稳定输出需要约四倍的4位比较器的延迟时间。
# x8.算术运算电路
# 1.半加器
半加器和全加器是算术运算电路中的基本单元,它们是完成1位二进制数相加的一种组合逻辑电路。 如果只考虑了两个加数本身，而没有考虑低位进位的加法运算,称为==半加==。实现半加运算的逻辑电路称为半加器。两个1位二进制的半加运算可用表4.4.18所示的真值表表示,其中A、B是两个加数,S表示和数,C表示进位数。由真值表可得逻辑表达式：
# 2.全加器
全加器能进行被加数、加数和来自低位的进位信号相加，并根据求和结果给出该位的进位信号。 根据全加器的功能,可列出它的真值表，如表4.4.19所示。其中A和B分别是被加数及加数,C为低位进位数,S为本位和数(称为全加和)以及C.为向高位的进位数。为了求出S和C的逻辑表达式,首先分别画出S和C.的卡诺图，如图4.4.36所示,其中C,的包围圈是为了便于利用A⊕B结果,得出下列表达式:
# 3.多位加法器
# 3-1.串行进位加法器
若有多位数相加，则可采用并行相加串行进位的方式来完成。例如,有两个4位二进制数 A~3~A~2~A~1~A~0~,和B~3~B~2~B~1~B~0~。相加,可以采用4个全加器构成4位数加法器,其原理图如图4.4.38所示。 将低位的进位输出信号接到高位的进位输人端,因此,任1位的加法运算必须在低1位的运算完成之后才能进行,这种进位方式称为串行进位。这种加法器的逻辑电路比较简单,但它的运算速度不高。为克服这一缺点,可以采用超前进位等方式。
# 3-2.超前进位加法器
由于串行进位加法器的速度受到进位信号的限制,人们又设计了一种多位数超前进位加法 逻辑电路,使每位的进位只由被加数和加数决定，而与低位的进位无关。下面介绍超前进位的 概念。 由式(4.4.10),并考虑多位数值相加时,全加器的和数s,和进位C,的逻辑表达式
由式(4.4.17)可知,因为进位信号只与变量G、P,和C ,有关，而C.,是向最低位的进位信 号,其值为0,所以各位的进位信号都只与两个加数有关,它们是可以并行产生的。用与门和或 门即可实现式(4.4.17)所表示的超前进位产生电路,如图4.4.39所示。根据超前进位概念构 成的4位加法器的结构示意图如图4.4.40所示。 超前进位加法器大大提高了运算速度。但是,随着加法器位数的增加.超前进位逻辑电路越 来越复杂。74HC283是4位超前进位加法器,如果进行更多位数的加法,则需要进行扩展。例如 用74HC283实现8位二进制数相加，两片4位加法器的连接方法如图4.4.41所示。该电路的 级联是串行进位方式,低位片(0)的进位输出连到高位片(1)的进位输人。当级联数目增加时， 会影响运算速度,可采用并行进位的级联方式加以改进。