时序逻辑电路
# x1.概述
# 1.概念
时序逻辑电路：任何一个时刻的输出信号不仅取决于当时的输入信号，还与电路的原状态有关。
# 2.时序电路的特点：
第一，时序电路通常包含组合电路和存储电路两个部分，存储电路是必不可少的。
第二，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。
例子：
# ==3.三个重要方程==
输出方程和驱动方程：
状态方程：
用向量函数的形式表示：
# 4.时序逻辑电路的划分
根据存储电路中触发器的动作特点不同，时序逻辑电路分为：==同步时序电路==和==异步时序电路==
- 触发器状态变化在同一时钟信号操作下同时发生
- 触发器状态变化不是同时发生的
根据输入信号的特点，时序电路划分为:==米利（Mealy)型==和==穆尔（Moore）型==。
- 输出信号不仅取决于存储电路的状态，与还取决于输入变量
- 输出信号仅仅取决于存储电路的状态
# 5.状态转换表
若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和现态下的输出值；以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。
例子：
# 6.状态转换图
有表之后就可以对应做出转换图：
例子：
# 7.时序图
类似的还有不同表示方法：时序图：
例子：
# x2.时序逻辑电路的分析方法
# 1.同步时序逻辑电路的一般分析方法
（1）从给定的逻辑图中写出每个触发器的驱动方程。 （2）把得到的这些驱动方程代入相应触发器特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。 （3）根据逻辑图写出电路的输出方程。 （4）由输出方程和状态方程，列出状态转换表或状态转换图或时序图，综合分析逻辑功能。 （5）写出逻辑功能。
# 例子：【例6.2.1】
【例6.2.1】试分析图6.2.1时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。
列出图6.2.1电路的状态转换表：
电路状态转换表的另一种形式：
可以做出它的状态转换图：
类似的还有时序图：
# 例子：【例6.2.3】
# x3.寄存器
# 1.寄存器
寄存器是一种常用的时序逻辑电路，广泛应用于各类数字系统和数字计算机中。
寄存器用于寄存一组二值代码，寄存器的存储电路由触发器组成，一个触发器能够储存1位二值代码，N个触发器组成的寄存器能储存一组N位的二值代码。
寄存器中的触发器只要求具有置1、置0的功能，因此同步RS触发器、主从结构的触发器，都可以组成寄存器。
效果图：
# 2.移位寄存器
移位寄存器除了具有存储代码的功能，还有移位功能
移位功能是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。
如下效果：
总的效果相当于移位寄存器里原来代码依次右移移位
例如，在4个时钟周期内输入代码依次为1011，而移位寄存器的初始状态为Q0Q1Q2Q3=0000，在移位脉冲作用下，移位寄存器代码的移动情况如表6.3.1所示：
# 3.双向移位寄存器
该寄存器有4个控制接口，2个单输入接口，4个并行输入接口，4个并行输出接口。
例子：
用两片4位双向移位寄存器接成8位双向移位寄存器：
# x4.计数器
计数器——用以统计输入脉冲CP个数的电路。
计数器的分类：
（1）按计数器中触发器翻转是否同时进行分为==同步计数器==和==异步计数器==
（2）按数字的增减趋势可分为==加法计数器==、==减法计数器==和==可逆计数器==。
（3）按计数器中数字的编码方式分为==二进制计数器==、==二—十进制计数器==、==循环码计数器==等。
（4）按计数器的容量分类，如==十进制计数器==、==六十进制计数器==
# 1.同步计数器
# 1-1.同步二进制计数器
# (1)加法计数器
由逻辑分析：
解析：分析得知，数字+1的过程，就是每一位是否取反的过程，而==每一位是否取反由前面的位是否有0来决定==，因此前面的所有位做与运算，结果为1则反转，否则不反转。
因此，可以设计出如下的2进制加法计数器电路：
对应的可以画出状态表和状态图、时序图：
在实际生产的计数芯片中，往往还附加了一些控制电路，以增加电路的功能和使用的灵活性。
常用的附加控制功能有：异步置零、预置数、保持。
如下：
功能表：
说明：
$\overline{R_D}=1、\overline{LD}=0$时，电路工作在预置数状态，即将所有Q端状态置零。
几个需要注意的问题：
异步置零：置零端出现低电平，触发器立即置零，不受时钟控制
同步置零：置零端出现低电平，要等时钟信号到达才能置零
同步预置数：必须等待时钟到达，才能置数
异步预置数：不须等待时钟脉冲
# (2)减法计数器
二进制减法计数规则：在n位二进制减法计数器中，只有当第i位以下各位触发器同时为0时，再减1才能使第i位触发器翻转
用T触发器组成同步二进制减法计数器时，第i位触发器输入端Ti的逻辑式为：
有设计电路逻辑电路图：
# (3)可逆计数器
即可加可减的计数器（74LS191）：
# 1-2.同步十进制计数器
# (1)加法计数器
状态表：
状态转换图：
（这个图少了/C输出）
# (2)减法计数器
状态表：
状态转换图：
（这个图少了/C输出）
# (3)可逆计数器
